Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры

М.: Солон-Пресс, 2003. — 320 с.: ил. — (Системы проектирования)Книга посвящена проектированию цифровых систем с помощью высокоуровневых языков описания аппаратуры. Эти языки являются международным стандартом и используются как системами анализа (моделирования), так и системами синтеза цифровой аппаратуры. С единых позиций изложены основные концепции этих языков. Даны рекомендации по стилю кодирования, синтезабельностью и верификации HDL - описаний проектируемых систем.
Приведены примеры синтезабельных описаний узлов и устройств и организации функциональных тестов.
В приложении вынесены справочные данные по языкам VHDL и VERILOG.
Автор предполагает, что читатель знаком с основами программирования и основами проектирования цифровых устройств.