Хаханов В.И. и др. Проектирование и верификация цифровых систем на кристаллах

Verilog & System Verilog. В. И. Хаханов, И. В. Хаханова, Е. И. Литвинова, О. А. Гузь. — Харьков: ХНУРЭ, 2010. — 528 с.Представлены языки описания аппаратуры, регистрового (Verilog) и системного уровней (System Verilog), ориентированные на верификацию, синтез и имплементацию проектируемых цифровых изделий в современные конструктивные компоненты на кристаллах в виде System on Chip (SoC) и System in Package (SiP). Дан аналитический обзор и сравнительный анализ преимуществ и недостатков HDL-языков для создания компактных и энергосберегающих цифровых систем для рынка электронных технологий. В качестве источников использованы наиболее популярные зарубежные и отечественные издания, IEEE стандарты, а также работы ведущих ученых и специалистов в области Hardware Design & Testing. Показаны маршруты решения проблем синтеза, анализа и верификации миниатюрных цифровых систем путем адаптации существующих технологий проектирования и создания новых моделей инфраструктуры языковой поддержки SoC и SiP. Решение задач временного тестирования и верификации цифровых изделий в кристаллах демонстрируется на основе применения средств анализа и синтеза ведущих компаний планеты путем использования IEEE стандартов тестопригодного проектирования и механизмов ассерций, закладываемых в проект на стадии создания системных моделей. Состоятельность структур и маршрутов проектирования подтверждена рассмотрением многочисленных примеров HDL-описания, синтеза и верификации цифровых систем в пакетах, таких как память, логика и функциональные модули.
Книга предназначена для студентов, аспирантов и специалистов в области технологий HDL-проектирования и компьютерной инженерии встроенных систем и сетей, а также для широкою круга читателей, занимающихся разработкой и тестированием Hardware/Software для SoC и SiP.Введение.
Проектирование.
Технологии реализации и верификации цифровых систем.
VERILOG.
Основные понятия и конструкции языка VERILOG.
Вентильный уровень описания моделей.
DATAFLOW модели цифрового устройства.
Поведенческие модели.
Подпрограммы.
Генерирование операторов.
Programming language interface (PLI).
Синтез моделей на языке VERILOG.
Синтезируемые конструкции в среде VERILOG.
Интерпретация операторов VERILOG.
Шаблоны стандартных компонентов.
Моделирование и верификация временных характеристик цифровых компонентов.
Описание временных параметров.
Моделирование временных параметров проекта в среде VERILOG.
Синтез и верификация последовательного сумматора.
System VERILOG.
Типы данных System VER1LOG.
Сложные типы данных System VERILOG: arrays, structures и unions.
Процедурные блоки, задачи и функции.
System VERILOG иерархия проекта.
Использование интерфейсов.
Основы объектно-ориентированного программирования.
Среда верификации.
Aссерции.
Псевдослучайное тестирование,
Функциональное покрытие.
Заключение.
Список сокращений.
Приложение А. Справочник РLI-подпрограммы.